5 月 25 日，华为芯片业务负责东谈主何庭波在 IEEE 海外电路与系统研讨会上负责发布  τ（t ā o）定律，建议以"时刻缩微"替代"几何缩微"，节略来说，便是芯片竞赛从此不看谁"作念得小"，而看谁让信号"跑得快"。

音书还是发布，就在网上"炸"开，联系多个词条登上热搜，引起网友热议。

有东谈主说，韬定律是华为在先进制程严重受限、后摩尔时期"摩尔定律"经济角落效应赶紧递减的配景下，作念出的一个修葺一新的工程表面革命。那么，τ  定律到底是什么呢？它和摩尔定律有什么关系？对咱们的活命又有什么意旨呢？

图源：某应付平台

韬定律是什么，

和摩尔定律到底有什么关系？

要想了解  τ  定律，那一定离不开摩尔定律，一句话往来顾两者的区别便是：总揽半导体行业 60 多年的摩尔定律，追求的是晶体管尺寸越小越好，也叫"几何微缩"。韬定律追求的是，信号传播越快越好，也叫"时刻缩微"。

这也便是何庭波在研讨会上所建议的，以"时刻缩微"替代"几何缩微"。

5 月 25 日，何庭波在 2026 海外电路与系统研讨会上 / 新华社发

τ，读作 / ˈ ta ʊ，对许多东谈主来说，它很生分。在电路表面中，它代表着时刻常数，等于电阻乘以电容，单元是秒，示意着一个信号在电路中褂讪下来所需要的时刻，它意味着延长与恭候，那些体感难以察觉却真实存在的时刻。

在芯片工业往常几十年的叙事中，测度越过的风光一直是空间。芯片行业恒久用纳米标注芯片的手艺世代节点，90nm、65nm、45nm、22nm、7nm、3nm，数字越小，芯片越快，手艺也就越越过。因此，许多东谈主会认为" 3nm   制程芯片"代表着芯片中某个重要元件大致结构的尺寸便是 3nm。

早年间确乎如斯。在摩尔定律刚被建议时，这种判辨基本建立，行业以芯片晶体管栅极的物理长度来描写半导体的手艺制程。这是当年斡旋各泰半导体制造商的方法化门径。一则便捷定名，二则竖立一套行业评价体系。栅极越短，开关速率越快，同样面积塞的晶体管越多，芯片越先进。

但从 1997 年起，这个对应关系就开动不太准确了。

一开动是低报，Intel 公司的 250nm   芯片内容的栅极长度是 200nm，而到了 2011 年，营业产物的晶体管从平面结构酿成了立体的 FinFET 结构，维度上的变化导致了栅极长度这个观念本来就不再适用。

事实上，22nm   制程芯片内容的晶体管栅极长度是 26nm，10nm   节点是 18nm，声称的数字险些只消内容的一半，厂商们开动使用"等效工艺"来标示制程，此后的节点称呼更是跟芯片上任何可测量的物理尺寸都莫得任何络续，透澈脱钩。

今天，关于 10nm   以及更先进的芯片制程来说，以" nm "为标注的芯片制程事实上其实更接近于一个性能评估。台积电的 3nm 和三星的 3nm，从架构就不一样，背后的内容尺寸也王人备不同，但都叫 3nm。3nm 并不是任何东西的长度，仅仅一个名字。

这个韬定律，到底"牛"在哪？

既然在减弱这条路上走欠亨，如若咱们需要芯片上容纳更多的晶体管，那么为什么不可作念更大的芯片？谜底是：不错，然而也不太不错。

率先是制造芯片的光刻机存在着物理极限。第二个问题是良品率。在制造流程中，晶圆的名义不可能竣工无瑕，业界用"弱势密度"来测度谬误的比例。因而在弱势密度固定的情况下，裸单方面积越大，碰到弱势的概率就越高，良品率也就越低。

光刻机。图库版权图片，转载使用可能激发版权纠纷

于是行业开动想办法绕路。

一种念念路是平面拼接，既然大芯片的良品率低，那么就用几颗小芯片拼接到一谈，行业术语叫作念 chiplet。但平面拼接有一个自然的弱势，芯片的计较智力和面积成正比，但拼接时许多重要通谈：内存带宽，里面连气儿，供电等，都只可从芯片边缘收支，类似和边长成正比，故而用平面拼接时，王者荣耀比赛(中国)外围下注APP芯片越大，计较智力和信号通信智力之间的剪刀差越大。这是一个由物理拓扑决定的问题，跟制程先不先进无关。

这就引出了另一种念念路，立体通常。AMD 的 3D V-Cache 在 CPU 芯片上方稀奇叠了一层 SRAM 缓存，以此来彭胀 L3 缓存。Intel 的 Foveros 将不同功能的芯片陡立堆叠，计较中枢用先进制程，I/O 用熟谙制程，各取长处。而台积电的 SoIC 则提供了晶圆级的 3D 通常智力。这些有计议诚然确乎绕过了光罩极限和良率墙，也能一定进度上减弱通信剪刀差。但它们叠的都是功能各自零丁的模块，一颗芯片上头摞另一颗芯片，大致一块缓存，各层芯片里面仍然是传统的联想。 

以上所述，都是在先进工艺基础上各大厂商们所濒临的清贫与遴荐。

那么如若连先进制程自己都作念不到呢？制程工艺受光刻机驱散暂时无法破损，手机芯片又无法接管多芯并行处理，极为磨练中枢芯片智力，那么在这种窘境下，何如制造下一代芯片？华为濒临的，便是这么的窘境。

华为猜度的办法叫作念逻辑折叠（LogicFolding），而赞成它的表面框架，回到了开首提到的阿谁 τ ，时刻参数。

数字电路中不错和粗陋分出两种单元：一种是由逻辑门组成的收集，负责完成运算；一种是触发器大致寄存器，负责存储景况。

在一个时钟周期内，信号从一组寄存器触发，通过一串逻辑门收集完成运算，并不才一个时钟脉冲到来之前，抵达下一组寄存器。在总共这些流程旅途中，延长最长的那一条叫作念重要旅途，芯片频率的上限取决于信号走完这条旅途的时刻。

重要旅途里的时刻支拨主要来源于逻辑门的互联，传统芯片会将总共逻辑门铺在并吞个平面上，导线在上方的金属层里横向布线。而导线越长，重要旅途的延长也就越长。

逻辑折叠的念念路是将重要旅途上的逻辑门散播在陡立两层上，然后纵向连气儿，这么蓝本需要在平面绕路的导线只剩陡立一小段垂直连气儿，这么信号传输快了，并吞个制程下芯片的频率就能上去。大众不错判辨成以前的立体堆叠都是芯片自己在堆叠，分开仍然是完整的芯片，而逻辑折叠想要的陡立两层芯片其实是一个连气儿的举座，不可分手。

这么，华为就能通过裁减延长时刻，来达到同更先进工艺等效的芯片工艺制程。但华为的贪图还不啻于此，逻辑折叠措置的是芯片里面导线的延长问题，但延长并不单存在于一颗芯片里面。从晶体管开关的皮秒，到芯片探听内存的纳秒，到数据在职业器之间传输的微秒，每一个层级都有我方的时刻瓶颈。 

微芯片手艺。图库版权图片，转载使用可能激发版权纠纷

τ 定律，想作念的便是把总共这些层级的延长斡旋到并吞个筹商下：特征时刻常数 τ。 

既然时刻才是竟然的瓶颈，芯片的工艺越过仅仅压缩时刻的技巧之一，那么就以时刻为优化主张，将时刻看成斡旋的度量衡，测度举座的时刻延长，在每一层想办法去压缩它。在传统以"纳米"为测度的工业方法外，绽放一个新的维度，也给业界看到一个新的可能。

庸碌东谈主什么时候不错用上

接管韬定律的芯片？

严格来说，τ 定律当今尚不及以成为"定律"。

摩尔定律是 Gordon Moore 在 1965 年所作出的预言，尔后行业用了多年的数据去考证，方才在 1975 年由 Carver Mead 定名成为定律。而  τ 定律当今来说，更像是一个带有明确主张的芯片工业门径论大致提案命令。能否从华为一家的手艺门道图成为行业认可的方法，还需要时刻来考证和回答。

而华为我方也在论文中列出了一些清贫和挑战，现存的 EDA 器用是为平面联想开荒的，不赞成跨层荟萃联想优化，而不同硅片之间的工艺偏差重大于并吞晶圆里面，对良品率和时序都组成挑战，每一个用于芯片层级之间通信的搀杂键和硅通孔自己也有 RC 支拨，必须逐层讲授折叠的收益。而接管逻辑折叠联想念念路的 Kirin 2026 芯片尚且只在重要旅途上局部折叠，远没铺开到通盘联想。

挑战与机遇老是并行，新的标的能否顺利前行，谜底不在论文里，在翌日的芯片里。好在不必等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就会上市。第一个谜底，很快就来。

规划制作

作者丨 antares   计较机图形学硕士、游戏行业从业者、科普作者

审核丨姬扬 浙江大学物理学院磨真金不怕火

          孙明轩 上海工程手艺大学磨真金不怕火 中国科普作者协会会员

规划丨张一诺

责编丨张一诺

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